Interview Questions and Answers

Example:

module and_gate(output Y, input A, B); assign Y = A & B; endmodule

Example:

reg [7:0] data; wire [7:0] bus;

Example:

initial $display("Hello, Verilog!");

Example:

parameter WIDTH = 8;

Example:

assign Y = A & B;

Example:

module adder(input [3:0] A, B, output [4:0] Sum); // Module definition... endmodule

Example:

wire [7:0] bus;

Example:

localparam WIDTH = 8;

Example:

reg [7:0] counter;

Example:

module myModule(input A, B, output Y); // Module definition... endmodule